Method List
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#== VerilogGen::HdlModule
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#== VerilogGen::Port
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add_child_instance VerilogGen::HdlModule
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add_new_connect_port VerilogGen
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add_port VerilogGen::HdlModule
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#camelize String
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child_instances VerilogGen::HdlModule
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#connect VerilogGen::Pin
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connect VerilogGen::HdlModule
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#constantize String
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#create_connect_port VerilogGen::Port
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create_connect_ports VerilogGen
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create_missing_pins VerilogGen
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create_missing_pins_depth_first VerilogGen
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#direction VerilogGen::Pin
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#eql? VerilogGen::Port
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#eql? VerilogGen::HdlModule
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#file_name VerilogGen::HdlModule
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file_name VerilogGen::HdlModule
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get_binding VerilogGen::HdlModule
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get_child_pins_connectivity VerilogGen
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get_module_instance VerilogGen::HdlModule
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get_subclasses VerilogGen::HdlModule
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#hash VerilogGen::Port
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#hash VerilogGen::HdlModule
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hookup VerilogGen
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inherited VerilogGen::HdlModule
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#initialize VerilogGen::HdlModule
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#initialize VerilogGen::Port
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#initialize VerilogGen::Pin
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#instance_name VerilogGen::HdlModule
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leaf VerilogGen
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#lhs VerilogGen::Pin
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#method_missing VerilogGen::HdlModule
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module_name VerilogGen::HdlModule
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#name VerilogGen::Pin
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parameters VerilogGen::HdlModule
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#pin_name VerilogGen::HdlModule
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#pins VerilogGen::HdlModule
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#port VerilogGen::Pin
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ports VerilogGen::HdlModule
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proxy VerilogGen::HdlModule
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render VerilogGen::HdlModule
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replace_child_instance VerilogGen::HdlModule
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#rhs VerilogGen::Pin
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#scalar? VerilogGen::Port
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set_file_name VerilogGen::HdlModule
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set_module_name VerilogGen::HdlModule
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set_parameter VerilogGen::HdlModule
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set_proxy VerilogGen::HdlModule
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#snakecase String
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super_port_width VerilogGen
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#type VerilogGen::Port
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#type VerilogGen::Pin
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unconnected_input_ports? VerilogGen
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unconnected_output_ports? VerilogGen
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#v2k_child_instances DisplayHelpers
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#v2k_parameters DisplayHelpers
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#v2k_port_decl DisplayHelpers
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#v2k_port_instance DisplayHelpers
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#v2k_port_list_decl DisplayHelpers
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#width VerilogGen::Pin
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#width VerilogGen::Port